VHDL , Lenguaje para descripción y modelado de circuitos

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Autor: Fernando Pardo Carpio
Contenido
Índice General
1 Metodología de diseño 1
1.1 Concepto de herramientas CAD-EDA . . . . . . . . . . . . . . . . . . . 1
1.2 Diseño Bottom-Up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.3 Diseño Top-Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.3.1 Ventajas del diseño Top-Down . . . . . . . . . . . . . . . . . . . 5
1.4 Ingeniería concurrente . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
2 Descripción del diseño 9
2.1 Captura de esquemas. . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.2 Generación de símbolos. . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.3 Diseño modular. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.4 Diseño jerárquico. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.5 El netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.5.1 El formato EDIF . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.5.2 Otros formatos de Netlist . . . . . . . . . . . . . . . . . . . . . 14
2.5.3 Ejemplo de diferentes Netlist . . . . . . . . . . . . . . . . . . . . 15
3 Introducción al lenguaje VHDL 21
3.1 El lenguaje VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3.1.1 VHDL describe estructura y comportamiento . . . . . . . . . . 23
3.2 Ejemplo básico de descripción VHDL . . . . . . . . . . . . . . . . . . . 23
4 Elementos sintácticos del VHDL 27
4.1 Operadores y expresiones . . . . . . . . . . . . . . . . . . . . . . . . . . 27
4.2 Tipos de datos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
4.2.1 Tipos escalares . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
4.2.2 Tipos compuestos . . . . . . . . . . . . . . . . . . . . . . . . . . 30
4.2.3 Subtipos de datos . . . . . . . . . . . . . . . . . . . . . . . . . . 31
4.3 Atributos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
4.4 Declaración de constantes, variables y señales . . . . . . . . . . . . . . 32
4.5 Declaración de entidad y arquitectura . . . . . . . . . . . . . . . . . . . 34
5 Ejecución concurrente 39
5.1 Ejecución concurrente y ejecución serie . . . . . . . . . . . . . . . . . . 39
5.2 Descripción comportamental RTL . . . . . . . . . . . . . . . . . . . . . 40
5.3 Estructuras de la ejecución concurrente RTL . . . . . . . . . . . . . . . 41
6 Descripción serie comportamental abstracta 45
6.1 Diferencias entre variable y señal . . . . . . . . . . . . . . . . . . . . . 47
6.2 Estructuras de la ejecución serie . . . . . . . . . . . . . . . . . . . . . . 49
7 Poniendo orden: subprogramas, paquetes y librerías 57
7.1 Subprogramas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
7.1.1 Declaración de procedimientos y funciones . . . . . . . . . . . . 58
7.1.2 Llamadas a subprogramas . . . . . . . . . . . . . . . . . . . . . 59
7.1.3 Sobrecarga de operadores . . . . . . . . . . . . . . . . . . . . . 60
7.2 Librerías, paquetes y unidades . . . . . . . . . . . . . . . . . . . . . . . 61
7.2.1 Paquetes: PACKAGE y PACKAGE BODY . . . . . . . . . . . . . . . . 64
7.2.2 Configuración: CONFIGURATION . . . . . . . . . . . . . . . . . . 65
8 VHDL para simulación 67
8.1 Los retrasos y la simulación . . . . . . . . . . . . . . . . . . . . . . . . 67
8.1.1 Retrasos inerciales y transportados . . . . . . . . . . . . . . . . 70
8.2 Descripción de un banco de pruebas . . . . . . . . . . . . . . . . . . . . 71
8.3 Notificación de sucesos . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
8.3.1 Procesos pasivos . . . . . . . . . . . . . . . . . . . . . . . . . . 73
9 VHDL para síntesis 75
9.1 Restricciones en la descripción . . . . . . . . . . . . . . . . . . . . . . . 76
9.2 Construcciones básicas . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
9.2.1 Descripción de lógica combinacional . . . . . . . . . . . . . . . . 78
9.2.2 Descripción de lógica secuencial . . . . . . . . . . . . . . . . . . 79
10 Conceptos avanzados en VHDL 81
10.1 Buses y resolución de señales . . . . . . . . . . . . . . . . . . . . . . . . 81
10.2 Descripción de máquinas de estados . . . . . . . . . . . . . . . . . . . . 84
11 Utilización del lenguaje VHDL 89
11.1 Errores más comunes usando VHDL . . . . . . . . . . . . . . . . . . . . 89
11.2 Ejemplos para simulación y síntesis . . . . . . . . . . . . . . . . . . . . 91
11.2.1 El botón . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
11.2.2 Los semáforos . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
11.2.3 El ascensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
11.2.4 La memoria ROM . . . . . . . . . . . . . . . . . . . . . . . . . . 97
11.2.5 El microprocesador . . . . . . . . . . . . . . . . . . . . . . . . . 98
11.2.6 La lavadora . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
11.2.7 El concurso . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
11.2.8 El pin-ball . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
11.3 Ejercicios propuestos . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Bibliografía 115
Índice de Materias 117

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Tamaño: 3MB
Servidor: Rapidshare

3 comentarios:

Sueño Real dijo...

Estimado amigo. Puedes arreglar este link que se ha roto.

Gracias por el aporte.

Anónimo dijo...

Puede arreglar el enlace roto... me gustaría leer este manual.

Gracias.

Anónimo dijo...

Puede arreglar el enlace roto. Gracias por el aporte.

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